戚工站起来，走到黑板前，从文件夹里抽出一张照片，用磁铁吸在黑板上。
那是一张扫描电镜拍的芯片剖面照片，放大了几千倍，能看见金属线的截面、介质层的厚度、接触孔的形貌。
“这是KL-VU的切片。”戚工指着照片上的几个区域，“我们做了12颗失效芯片的切片分析，问题集中在几个方面。”
他在黑板上写了几行字。
“第一，金属线断线。4颗芯片发现了开路，位置在第二层金属的拐角处。电镜照片显示，金属线在拐角处明显变细，局部几乎断开。”
“第二，接触孔开路。3颗芯片的接触孔没有完全打开，钨塞填充不良，接触电阻比正常值大了两个数量级。”
“第三，栅氧击穿。两颗芯片的栅氧化层有针孔缺陷，漏电严重。”
“第四，硅片裂纹。一颗芯片在划片过程中产生了微裂纹，延伸到有源区。”
“第五，封装问题。两颗芯片的键合线从焊盘上脱落。”
他把粉笔放下，转过身。
“这些都是制造和封装环节的问题。设计本身有没有问题，要结合电测结果分析。”
陈光远点了点头，看向刘高工。
刘高工站起来，走到黑板前，拿起粉笔。
“工艺方面，我补充几点。”
他在黑板上画了一个晶圆的示意图，从中心到边缘画了几个同心圆。
“第一，匀胶边缘效应。晶圆边缘的光刻胶厚度比中心薄了将近20%，导致边缘区域的线条宽度偏细，有些地方甚至断线。失效分析中发现的金属线断线，大概率是光刻胶厚度不均导致的。”
“第二，刻蚀负载效应。大面积的金属区域刻蚀速率比稀疏区域慢，导致金属线宽度不均匀。KL-VU的金属线密度高，这个问题尤其严重。”
“第三，cmp凹陷。大面积的金属区域在化学机械抛光后会出现凹陷，影响后续光刻的焦深。KL-VU的大尺寸金属线就存在这个问题。”
“第四，离子注入的阴影效应。大角度注入时，光刻胶的侧壁会遮挡一部分注入区域，导致晶体管阈值电压不均匀。”
他放下粉笔，看着台下。
“这些问题，在小规模芯片上不明显。但到了KL-VU这种规模，每一个小问题都被放大了。”
会议室里嗡嗡声起来了，有人在小声讨论，有人在笔记本上记。
宋颜敲了敲桌子，安静下来。
“吴国华，你把具体的问题案例一个一个过一遍。”
吴国华点了点头，翻开笔记本。
“先讲时序收敛的问题。”
他在黑板上画了一个简图，是一个16位加法器的进位传递链。
“KL-VU的16位加法器，仿真模型每级进位延迟2纳秒，16级32纳秒，时钟周期余量充足。但实际测试，加法器在10兆赫以上就出错。”
他指着图上的进位线。
“问题出在进位线的版图上。进位线从芯片的一端走到另一端，跨越了将近2毫米的距离。金属线的寄生电阻和电容导致每级进位延迟到了5纳秒，16级80纳秒。低频正常，频率一高就错。”
他在旁边写了一个公式：
Rc delay = 2mm * 0.05Ω/□ * 0.2fF/μm2 ≈ 2ns
“仿真的Rc模型是简化的，没有精确提取版图寄生参数。实际金属线的电阻、电容比模型大了将近40%。”
台下有人举手：“仿真用的是理想导线模型？”
“对。”吴国华点头，“我们做逻辑仿真时，假设导线是理想的，没有考虑寄生参数。在做版图后仿真时，Rc提取的精度也不够。”
宋颜在笔记本上记了一笔。
吴国华又画了一个图，是一个时钟分配网络的示意图。
“第二个问题，时钟偏斜。”
他在图上画了几个触发器，用线连到时钟源。
“KL-cLK的设计目标是时钟偏斜小于200皮秒。实测偏斜到了800皮秒，芯片内部不同区域的动作不同步，导致数据采样错误。”
他指着图上的时钟树。
“时钟树在版图上没有做精确的平衡设计。从时钟源到不同触发器的走线长度差了将近一倍，仿真时假设理想时钟，没发现这个问题。”
台下又是一阵议论。
吴国华继续往下讲。
“第三个问题，信号串扰。”
他画了两条并行的信号线，在旁边画了一个毛刺的波形。
“相邻信号线之间的容性耦合，导致一根线翻转时在相邻线上感应出毛刺。毛刺幅度达到逻辑阈值时，被触发器误采样，导致逻辑错误。”
他在旁边写了一个公式：
Vcrosstalk